อุตสาหกรรมเซมิคอนดักเตอร์กำลังเต็มไปด้วยการถกเถียงเกี่ยวกับความเป็นไปได้ที่ปัญญาประดิษฐ์จะช่วยให้นักออกแบบรายบุคคลสามารถจัดการกระบวนการพัฒนาชิปทั้งหมดได้ ตั้งแต่การออกแบบเบื้องต้นจนถึงเลย์เอาต์ที่พร้อมสำหรับการผลิต ในขณะที่ผู้สนับสนุนมองเห็นภาพ AI ที่จะช่วยปรับปรุงเวิร์กโฟลว์แบบแยกส่วนแบบดั้งเดิมระหว่างการออกแบบ RTL ส่วนหน้าและการนำไปใช้งานทางกายภาพส่วนหลัง แต่ผู้ปฏิบัติงานที่มีประสบการณ์กำลังแสดงความกังวลอย่างมากเกี่ยวกับความเป็นไปได้ของวิสัยทัศน์นี้
ประสบการณ์หลายทศวรรษต่อต้านความมองโลกในแง่ดีของ AI
ผู้เชี่ยวชาญในอุตสาหกรรมที่มีพื้นฐานการออกแบบชิปอย่างกว้างขวางกำลังต่อต้านการคาดการณ์ AI ที่มองโลกในแง่ดีเกินไป สถาปนิก CPU ที่มีประสบการณ์เกือบสี่ทศวรรษได้เน้นย้ำถึงขอบเขตอันมหาศาลของการพัฒนาชิปสมัยใหม่ โดยชี้ให้เห็นว่าแม้แต่การกำหนดค่าโปรเซสเซอร์พื้นฐานก็ต้องการการตรวจสอบอย่างกว้างขวาง การขอใบอนุญาต analog IP การสังเคราะห์ การบรรจบกันของเวลา และการดีบักหลังการผลิตซิลิคอน ความซับซ้อนนี้ขยายไปไกลเกินกว่าที่ความสามารถ AI ปัจจุบันจะจัดการได้ โดยต้นทุนการผลิตเพียงอย่างเดียวก็สูงถึงเจ็ดถึงแปดหลักดอลลาร์สหรัฐต่อการทำซ้ำ
การตรวจสอบความเป็นจริงนี้เน้นย้ำว่าการออกแบบชิปเกี่ยวข้องกับเครือข่ายความรู้เฉพาะทางที่ซับซ้อน แต่ละด้านต้องการความเชี่ยวชาญเชิงลึกที่ต้องใช้เวลาหลายปีในการพัฒนา ไม่เหมือนกับการพัฒนาซอฟต์แวร์ที่ข้อผิดพลาดสามารถแก้ไขได้อย่างรวดเร็ว ข้อผิดพลาดของฮาร์ดแวร์ที่ค้นพบหลังการผลิตอาจมีค่าใช้จ่ายหลายล้านและความล่าช้าหลายเดือน
การเปรียบเทียบต้นทุนการผลิตชิป:
- การผลิตโรงงานแบบดั้งเดิม: 7-8 หลัก USD ต่อรอบการผลิต
- บริการ shuttle TinyTapeout : น้อยกว่า 200 USD
- ChipFoundry.io : ประมาณ 15,000 USD
- Wafer.space : 7,000 USD
- 180nm shuttle ที่ TSMC / Global Foundries : ประมาณ 50,000 USD
ความไร้ประสิทธิภาพปัจจุบันผลักดันแรงกดดันในการสร้างสรรค์นวัตกรรม
แม้จะมีความสงสัย แต่ก็มีการยอมรับอย่างกว้างขวางว่าระบบปัจจุบันมีข้อบกพร่องร้ายแรง การส่งมอบแบบดั้งเดิมระหว่างนักออกแบบ RTL และวิศวกรออกแบบทางกายภาพสร้างความไร้ประสิทธิภาพอย่างมาก โดยการประมาณการบางส่วนชี้ให้เห็นว่าประสิทธิภาพ 30% ถูกทิ้งไว้เนื่องจากการสื่อสารที่ไม่ดีระหว่างทีม นักออกแบบ RTL มักขาดการมองเห็นว่าโค้ดของพวกเขาแปลเป็นเลย์เอาต์ทางกายภาพอย่างไร ในขณะที่วิศวกรออกแบบทางกายภาพต่อสู้โดยไม่เข้าใจการตัดสินใจสถาปัตยกรรมจุลภาคพื้นฐาน
นักออกแบบ RTL โดยทั่วไปไม่มีการมองเห็นว่าการออกแบบของพวกเขากำลังถูกจัดวางอย่างไร และโดยทั่วไปไม่ต้องการที่จะต้องใส่ใจ วิศวกร PD ไม่มีการมองเห็น uArch และรายละเอียดโค้ดระดับต่ำ
การขาดการเชื่อมต่อนี้นำไปสู่โซลูชันที่ไม่เหมาะสมที่สุด ซึ่งปัญหาเวลาได้รับการแก้ไขผ่านการจับเวลาใหม่แบบใช้กำลังมากกว่าการปรับปรุงสถาปัตยกรรม และทีมออกแบบทางกายภาพใช้ความพยายามมากเกินไปในการทำงานรอบ RTL ที่มีปัญหาแทนที่จะขอการแก้ไขง่าย ๆ
ความไม่มีประสิทธิภาพในอุตสาหกรรมปัจจุบัน:
- ประมาณการว่ามีประสิทธิภาพด้านสมรรถนะต่อกำลังไฟ/พื้นที่ 30% ที่ถูกทิ้งไว้เนื่องจากการสื่อสารที่ไม่ดีระหว่างการออกแบบ RTL กับการออกแบบทางกายภาพ
- ต้องใช้เวลาหลายสัปดาห์ถึงหลายเดือนสำหรับลูปการให้ข้อมูลย้อนกลับระหว่างทีมส่วนหน้าและทีมส่วนหลัง
- การทำซ้ำหลายครั้งเป็นเรื่องปกติ ทำให้ระยะเวลาการพัฒนายืดเยื้อออกไปอย่างมีนัยสำคัญ
โซลูชันที่เกิดขึ้นใหม่และแนวทางทางเลือก
อุตสาหกรรมไม่ได้หยุดนิ่งในการแก้ไขความท้าทายเหล่านี้ โครงการโอเพนซอร์สเช่น OpenROAD ที่ได้รับการสนับสนุนจากเงินทุน DARPA กำลังทำงานสู่เฟลว์ RTL-to-GDS อัตโนมัติที่อาจทำให้การออกแบบชิปเป็นประชาธิปไตย ในขณะเดียวกัน ความพยายามลดต้นทุนผ่านบริการเช่น TinyTapeout (ต่ำกว่า 200 ดอลลาร์สหรัฐ) และโปรแกรมชัตเติลต่าง ๆ กำลังทำให้การผลิตชิปขนาดเล็กเข้าถึงได้มากขึ้นสำหรับการทดลองและการเรียนรู้
การพัฒนาเหล่านี้ชี้ให้เห็นว่าในขณะที่การทำงานอัตโนมัติ AI แบบเต็มรูปแบบอาจเป็นเรื่องเร็วเกินไป การปรับปรุงเครื่องมือและการลดต้นทุนแบบค่อยเป็นค่อยไปกำลังสร้างโอกาสใหม่สำหรับทีมเล็ก ๆ และนักออกแบบรายบุคคลในการได้รับประสบการณ์ตรงทั่วทั้งเฟลว์การออกแบบ
ชั้นของกระบวนการออกแบบชิป (ตัวอย่าง GPU):
- เกม → เอนจินเกม → API → ไดรเวอร์ (พร้อมคอมไพเลอร์) → การแยกส่วนของ OS → ฮาร์ดแวร์ → HDL/RTL → เลย์เอาต์ซิลิคอน
- แต่ละชั้นมีความซับซ้อนอย่างมากที่ส่งผลกระทบต่อการตัดสินใจในการออกแบบระดับล่าง
การตรวจสอบความเป็นจริงของ Mixed-Signal
การอภิปรายยังได้เน้นย้ำว่านักออกแบบชิปแบบ full-stack มีอยู่แล้วในช่องทางเฉพาะบางช่องทาง โดยเฉพาะในการออกแบบ mixed-signal ที่คอมโพเนนต์แอนะล็อกเป็นหลักและลอจิกดิจิทัลยังคงค่อนข้างง่าย นี่ชี้ให้เห็นว่าแนวคิดนี้ไม่ใช่เรื่องทฤษฎีทั้งหมด แต่ขึ้นอยู่กับความซับซ้อนและขนาดของความท้าทายการออกแบบเฉพาะที่เกี่ยวข้องอย่างมาก
การถกเถียงนี้สะท้อนความตึงเครียดที่กว้างขึ้นในอุตสาหกรรมเซมิคอนดักเตอร์ระหว่างคำมั่นสัญญาของการทำงานอัตโนมัติที่ขับเคลื่อนด้วย AI และภูมิปัญญาที่ได้มาอย่างยากลำบากของผู้ปฏิบัติงานที่มีประสบการณ์ซึ่งเข้าใจความซับซ้อนที่แท้จริงของการออกแบบชิปสมัยใหม่ ในขณะที่ AI จะมีบทบาทเพิ่มขึ้นอย่างแน่นอนในการพัฒนาชิป เส้นทางข้างหน้าน่าจะเกี่ยวข้องกับการปรับปรุงแบบค่อยเป็นค่อยไปมากกว่าการเปลี่ยนแปลงแบบปฏิวัติ
อ้างอิง: The Era of Full-Stack Chip Designers